搜索结果: 1-15 共查到“集成电路技术 VLSI”相关记录16条 . 查询时间(0.068 秒)
近日，南方科技大学深港微电子学院李嘉敏课题组在无线体域网芯片设计领域取得重要进展。相关成果以“Wireless Body-Area Network Transceiver ICs with Concurrent Body-Coupled Powering and Communication using Single Electrode” 为题发表在集成电路设计领域顶级会议2023 Symposiu...
近日，2023 Symposium on VLSI Technology and Circuits（VLSI Symposium）组委会公布了会议文章录用结果，南方科技大学深港微电子学院在本届VLSI Symposium有3篇文章入选。
山东大学陈杰智教授课题组电报噪声随机数发生器研究成果在2018 Symposium on VLSI Technology大会发表（图）
山东大学 陈杰智 教授 课题组 电报噪声 随机数发生器 2018 Symposium on VLSI Technology
2018/6/25
2018年6月18日至6月22日，超大规模集成电路和半导体器件领域的顶级会议"2018 Symposium on VLSI Technology"在美国夏威夷举行。山东大学信息科学与工程学院陈杰智教授课题组与英国利物浦约翰摩尔斯大学纪志罡教授课题组共同发布了基于器件随机电报噪声(RTN)的超低功耗真随机数发生器的最新研究成果。陈杰智教授团队在纳米器件电报噪声领域深耕多年，其研究涵盖了噪声物理机理及...
近日，电子科技大学在医疗集成电路研究领域取得重大进展。电子科技大学微电子与固体电子学院集成系统实验室博士生周雄的论文“A wearable ear-EEG recording system based on dry-contact active electrodes”（基于有源干电极技术的可穿戴外耳道脑电采集系统）成功入选2016年第30届超大规模集成电路会议（Symposium on VLSI ...
Configuration of VLSI Arrays in the Presence of Defects
Circuit area fault tolerance percolation theory probabilistic analysis queuing processes systolic arrays wafer-scale integration wire length
2015/8/12
The penalties for configuring VLSI arrays for yield enhancement are assessed. Each dement of the fabricated array is assumed to be defective with independent probability p. A fixed fractmn R of the el...
On Detection, Analysis and Characterization of Transient and Parametric Failures in Nano-scale CMOS VLSI
Automatic Test Pattern Generation Crosstalk Design-for-Testability Integrated Circuit Intermittent Failure Soft Error
2014/11/7
As we move deep into nanometer regime of CMOS VLSI (45nm node and below), the device noise margin gets sharply eroded because of continuous lowering of device threshold voltage together with ever incr...
VLSI-cell placement technique for Architecture of Field Programmable Gate Array (FPGA) design
Field Programmable Gate Array (FPGA) Space Vector Pulse Width Modulation (SVPWM) Configurable Logic Blocks (CLBs)
2010/1/11
The Field Programmable Gate Array (FPGA) is an on field programmable device which can be designed for different applications. Various types of software are available for its synthesis. The cell placem...
一种高效的H.264 CABAC解码器的VLSI结构
CABAC解码器 大规模集成电路 有限状态机
2009/5/27
提出一种H.264/AVC中基于上下文的自适应二进制算术编码（CABAC）解码器的硬件设计方法，在采用并行结构的基础上，给出了一种高效的VLSI实现方案．采用两级有限状态机结构控制宏块解码过程，并通过对残差系数存储器的定时清零解决了数据存储耗时的问题，大大降低了解码控制的复杂度，从而提高解码速度，达到每1至2个时钟解出1比特．仿真结果表明，该方案能满足H.264/AVC main profile ...
基于改进的Euclid算法，提出了一种仅含两个折叠计算单元的结构，并用三级流水线结构整体实现以提高吞吐率．将常规有限域乘法器转化到复合域中实现，降低了芯片的复杂性和关键路径延迟．以RS(255，239)为例，基于TSMC 0.18标准单元库的译码器电路规模约为20614门，在相同纠错能力下，该结构相比较于传统的并行脉动阵列结构，其硬件复杂度可减少60％左右．
HDTV中面积优化的RS解码器VLSI实现
RS解码器 集成电路 数字电视
2009/5/13
提出了一种面积优化的Reed-Solomon(RS)解码器实现方法，其运用折叠结构来实现解码过程矢量运算的求解电路。该方法提高了解码器主要运算部件的复用率，缩减了其电路规模。基于TSMC 0.25标准单元库的实现结果显示该文设计的解码器电路规模为约27 000门，与同类设计相比规模最大可缩减39%，该设计已集成在一款符合DVB-C标准的HDTV信道解调芯片中并已通过实场测试。
该文给出了一种自适应Reed-Solomon(RS) 译码器结构。该结构可以自适应地处理长度变化的截短码编码数据块，适合于高速译码处理。该结构使译码处理不受数据块间隙长短的约束，既可以处理独立的编码数据块也可以处理连续发送的编码数据块。另外本译码器结构可以保证输出数据块间隔信息的完整性，满足无线通信和以太网中特殊业务的要求。本文还基于该结构对RS(255,239)译码器予以实现，该译码器经过Syn...
VLSI/ULSI器件薄膜材料和器件工艺技术
集成电路 半导体材料 薄膜半导体材料
2009/3/3
经济效益分析：采用SOI材料制备的集成电路具有高速、低功耗、抗辐照、消除CMOS自锁效应、高可靠性等独特特点。另外，国外在军事和空间运用方面，用SPI技术对中国封锁，即使购到少量的SOI材料价格也十分昂贵，因此发展甸的SOI技术是十分迫切的。目前，国内某些单位主要研究注氧隔离(SIMOX)和硅片键合(BFSOI)等SOI技术，尚无单位研究注氧多化硅全隔离(FIPOS)SOI技术。该成查的研究采用多...
VLSI及VHSIC陶瓷外壳
集成电路 陶瓷外壳 大规模 陶瓷封装
2009/3/3
成果内容简介、关键技术、技术经济指标：1、成果内容简介：大规模集成电路高密度封装外壳自“七五”科技攻关首次开发了44-132管脚外壳产品之后，“八五”期间，该专题又开发了132-209管脚五种外壳产品，它们是：ICC132、LCC64、PGA144、PGA149、PGA209。这些外壳适用于封装大规模集成电路及超高速集成电路CM0S万门、ECL2500门、GaAs1000门及以下门数或相当规模的门...
Model Order Reduction of Linear Time Variant High Speed VLSI Interconnects using Frequency
Model order Reduction RLC crosstalk
2010/2/2
Accurate modeling of high speed RLC interconnects
has become a necessity to address signal integrity issues in current
VLSI design. To accurately model a dispersive system of interconnects
at highe...
Fast and Efficient On-Chip Interconnection Modeling for High Speed VLSI Systems
IC design RC/RLC Interconnection VLSI Systems
2010/2/2
Timing driven physical design, synthesis, and
optimization tools need efficient closed-form delay models for
estimating the delay associated with each net in an integrated circuit
(IC) design. The ...